This thesis presents a comparative analysis of different Reed-Solomon (RS) Forward Error Correction (FEC) encoding strategies implemented using Siemens Catapult, a High-Level Synthesis (HLS) tool. FEC ensures reliable data transmission in high-speed communication systems by correcting errors without retransmission. Based on the properties of the SerDes-protocol JESD204D, which achieves higher bitrates using Pulse Amplitude Modulation 4-level (PAM4), this study explores encoding strategies capable of processing multiple symbols per clock cycle. Two approaches were evaluated: a single encoder processing eight symbols per cycle and dual encoders processing four symbols per cycle across two parallel streams, reducing the combinational path and improving slack while maintaining the same throughput. Four encoding models were developed, but only three met the required latency constraints and were analyzed further. Key metrics evaluated were slack, area, and power estimation. The study also investigated Symbol Interleaving, enabling encoders to run at half the clock speed by running two encoders and distributing the symbols in a round-robin fashion, maintaining throughput. Particular attention was given to optimizing Galois Field (GF) multipliers, the most computationally expensive component. Logic synthesis results showed that the single encoder approach using Look- up Table (LUT)-based GF multiplication provided the best overall results. While dual encoders offer shorter combinational paths, they did not show significant timing advantages for the tested clock periods. The final results highlight the potential of Symbol Interleaving to improve timing constraints, with one single encoder model achieving positive slack for a 2x clock period. Although the models could not achieve the desired clock period, the state-of- the-art encoding model delivered the best results, providing valuable insights into how optimized the current encoding model is.

Denna examensarbete presenterar en jämförande analys av olika RS- och FEC-kodningsstrategier som implementerats med Siemens Catapult, ett HLS- verktyg. FEC används för att säkerställa tillförlitlig datakommunikation i hög- hastighetssystem genom att korrigera fel utan behov av omöverföring. Baserat på egenskaperna hos SerDes-protokollet JESD204D, som uppnår högre bithastigheter med hjälp av PAM4 utforskar denna studie kodningsstrategier som kan bearbeta flera symboler per klockcykel. Två tillvägagångssätt utvärderades: en kodare som bearbetar åtta symboler per cykel och två kodare som bearbetar fyra symboler per cykel fast i två parallella strömmar. Detta reducerar den kombinatoriska vägen och förbättrar slacken samtidigt som samma mängd symboler upprätthålls. Fyra kodningsmodeller utvecklades, varav endast tre analyserades eftersom en modell överskred latenskravet. Analysen fokuserade på slack, area och strömförbrukning. Studien undersökte också Symbol Interleaving, en teknik som möjliggör för kodarna att köras vid halva klockfrekvensen genom att använda två kodare och fördela symbolerna i Round-Robin schemaläggning, vilket upprätthåller samma mängd utdata. Särskild uppmärksamhet ägnades åt att optimera Galoisfält-multiplikatorer, som är den mest beräkningsintensiva komponenten. Resultaten från logiksyntesen visade att en kodare som använde LUT- baserad GF-multiplikation gav de bästa övergripande resultaten. Även om två kodare erbjuder kortare kombinatorisk väg visade de inga betydande timingfördelar för de testade klockfrekvenserna. De slutliga resultaten lyfter fram potentialen för Symbol Interleaving att förbättra timingbegränsningar, då en av modellerna med en kodare uppnådde positiv slack vid en 2x klockperiod. Även om modellerna inte kunde uppnå den önskade klockperioden visade den nuvarande state-of-the-art-kodningsmodellen de bästa resultaten. Detta gav värdefulla insikter i hur optimerad den aktuella kodningsmodellen är.