Forward Error Correction (FEC) is an error correction coding technique in which redundant information is added to transmitted data to enable bit error correction at the receiver. Reed-Solomon(RS) coding is a FEC scheme based on Galois field arithmetic which is popular in applications requiring low bit error rates and high communication speeds, such as serial communication links between logic devices and analog-digital converters. As these communication links progress in performance, there is increased demand for area-effective RS-FEC architectures that support high-frequencies. High Level Synthesis (HLS) is a digital design methodology in which Register Transfer Level (RTL) descriptions are generated from models implemented in high-level programming languages such as SystemC, a set of libraries for C++. This methodology aims to reduce development times and allow for easier design space exploration. This thesis aims to use the HLS methodology to compare a number of RS-FEC architectures, with a view to finding architectures that are well suited to high-frequency operation. In this work a decoder architecture based on the Berlekamp-Massey algorithm is implemented in SystemC before being optimised and translated into an RTL model using Siemens Catapult HLS. Architectural optimisations such as improved Galois field multiplication architectures and the reformulated Inversionless Berlekamp Massey (riBM) algorithm are also implemented in SystemC and the generated RTL models are compared. Finally, logic synthesis is then carried out on each design using Synopsys Design Compiler. The maximum achievable frequency and area of the synthesised decoders are then compared to each other. The results indicate the traditional Berlekamp-Massey decoder has the highest maximum acheivable frequency of the decoders considered, but has twice the area compared to the flawed riBM-based implementations. Additionally, the HLS methodology is found to be a viable but limited methodology, and its merits and drawbacks are discussed.

Forward Error Correction (FEC) är en kodningsteknik för felkorrigering där redundant information läggs till i överförd data för att möjliggöra bitfelskorrigering hos mottagaren. Reed-Solomon (RS) kodning är ett FEC- schema baserat på Galoisfältsaritmetik som är populärt i tillämpningar som kräver låga bitfelsfrekvenser och höga kommunikationshastigheter, till exempel seriella kommunikationslänkar mellan digitala enheter och analog- digitalomvandlare. I takt med att dessa kommunikationslänkar prestanda ökar efterfrågan för yteffektiva RS-FEC-arkitekturer som stöder höga frekvenser. Högnivåsyntes (HLS) är en digital designmetodik där RTL (Register Transfer Level) beskrivningar genereras från modeller som är implementerade i högnivåprogrammeringsspråk som SystemC, en uppsättning bibliotek för C++. Denna metodiks syfte är att minska utvecklingstiderna och möjliggöra enklare utforskning av designutrymmet. Syftet med den här examensarbeter är att använda HLS-metoden för att jämföra ett antal RS-FEC-arkitekturer, i syfte att hitta arkitekturer som är väl lämpade för högfrekvent drift. I detta arbete används en avkodararkitektur baserad på Berlekamp-Massey-algoritmen som implementeras i SystemC för att sedan den optimeras och översätts till en RTL-modell med hjälp av Siemens Catapult HLS. Arkitektoniska optimeringar såsom förbättrad Galois- fältmultiplikation och den reformulated Inversionless Berlekamp Massey (riBM) algoritmen implementeras också i SystemC och de genererade RTL- modellerna jämförs. Slutligen utförs logisk syntes på varje design med Synopsys Design Compiler. Den maximalt uppnåeliga frekvensen och arean för de syntetiserade avkodarna jämförs sedan med varandra. Resultaten visar att den traditionella Berlekamp-Massey-avkodaren har den högsta maximalt uppnåeliga frekvensen av de undersökta avkodarna, men har dubbelt så stor yta jämfört med de bristfälliga riBM-baserade implementationerna. HLS metoden visar sig vara en möjlig men begränsad metod, vars för och nackdelar diskuteras.