The performance of future technologies such as wireless communication, industrial automation, robotics, artificial intelligence, and intelligent sensing systems critically depends on analog-to-digital converters (ADCs), which serve as the essential interface between the analog and digital domains. State-of-the-art ADCs often employ time-interleaving to overcome the speed limitations of single-channel architectures. However, this approach introduces significant design challenges, including mismatches, crosstalk, and timing discrepancies between channels, which become more pronounced with an increasing number of channels. Therefore, enhancing the speed of individual ADC channels without compromising accuracy and power efficiency is a crucial objective. The successive-approximation-register (SAR)-assisted pipeline archi- tecture extends the application of SAR ADCs by incorporating residue amplification between two SAR-ADC stages to achieve high energy efficiency at increased sampling rates. However, the speed is limited compared to multiplying digital-to-analog converter (MDAC)-based pipeline architectures, partly due to the required high-resolution ADC per stage. To overcome this limitation, a three-stage pipeline 12-bit ADC is proposed consisting of three SAR-ADC stages with resolutions of 4, 4, and 6 bits, respectively, incorporating 1-bit interstage redundancy. The design aims to enhance speed compared to the traditional two-stage variant while maintaining high linearity and high energy efficiency. The ADC integrates two fully differential ring amplifiers (RAMPs) with 1/gm loading to achieve fast amplification times with high linearity and to provide process, voltage, and temperature robustness. Each stage employs a comparator consisting of a Floating Inverter Amplifier (FIA)-based pre-amplifier and a strong ARM latch as the second stage, utilizing dynamic biasing to improve energy efficiency while maintaining high speed. Additionally a charge redistributution digital- to-analog converter with the early reset merged capacitor switching algorithm is implemented in each stage. The work was carried out in Cadence Virtuoso at a schematic level. The total power consumption of the ADC is 3.0 mW at a sampling rate of 800 MHz. Transient simulations, in conjunction with the Fast Fourier Transform, show that when the ADC is subjected to a differential input voltage of 400 mVpp at close to Nyquist rate input frequency of 395.6 MHz, it achieves a Spurious-Free Dynamic Range (SFDR) of 90.64 dBc and a Signal-to-Noise-and-Distortion Ratio (SNDR) of 64.66 dB. While developed at a schematic level with ideal switches and Verilog-A logic, the design demonstrates significant potential for high-speed, high-linearity applications, benefiting from the reduced number of residue amplifiers due to the SAR-ADC stages.

Prestandan hos framtida teknologier såsom trådlös kommunikation, industriell automation, robotik, artificiell intelligens och intelligenta sensorsystem är beroende av analog-till-digital-omvandlare (ADC), som fungerar som ett gränssnitt mellan de analoga och digitala domänerna. För att maximera omvandlingshastigheten hos ADC krävs oftast en flerkanalig arkitektur, där multiplexering av flera enskilda kanaler används. Arkitekturen medför ett antal utmaningar som ökar med antalet kanaler. Att utöka hastigheten hos de enskilda kanalerna är därför kritiskt för att minska problemen med arkitekturen. Det är samtidigt önskvärt att göra detta på ett sätt som minskar kompromissen med energieffektivitet och noggrannhet. Denna avhandling fokuserar på att öka hastigheten hos en enkannelar- kitektur samtidigt som hög linjäritet och låg effektförbrukning bibehålls. Successiv approximation analog-till-digital-omvandlare (SAR)-assisterade pipeline-arkitekturen utökar användningsområdet för SAR-arkitekturen till högre hastigheter samtidigt som den ökar energieffektiviteten hos pipeline- arkitekturen. Den stora upplösningen i stegen utgör dock en begränsning i hastigheten, och högre hastigheter domineras fortfarande av den traditionella pipeline-arkitekturen. För att minska skillnaden kan tvåstegsvarianten utökas med ett extra steg, samtidigt som upplösningen i de enskilda stegen minskas. Därför föreslås en trestegs SAR-pipeline med steguplösningarna 4, 4 och 6 bitar med 1-bitars redundans mellan stegen. Designen syftar till att öka hastigheten jämfört med tvåstegsvarianten samtidigt som hög linjäritet och energieffektivitet bibehålls. Designen använder sig av två differentiella ringförstärkare med 1/gm-laster för att uppnå snabba förstärkningstider med hög linjäritet och samtidigt erbjuda resiliens mot process-, spänningsmatnings- och temperaturvariationer. Varje steg har en komparator som består av en flytande inverteringsförstärkare som förförstärkare och en strongARM-latch som andra steg. Dynamisk bias i förförstärkaren förbättrar energieffektiviteten hos komparatorn samtidigt som hög hastighet kan uppnås. En laddningsomfördelnings digital-till-analog- omvandlare med tidig återställning och differentiell växling, som erbjuder en balans mellan linjäritet och växlingsenergi, används i stegen. Designen har utförts på schematisk nivå i Cadence Virtuoso och uppnår ett spuriöstfritt dynamiskt omfång (SFDR) på 90,64 dB samt ett signal-brus-och- distorsionsförhållande (SNDR) på 64,66 dB och en total energiförbrukning på 3.0 mW. Detta gäller för en insignal nära Nyquistfrekvensen på 395.6 MHz, en differentiell ingångsamplitud på 400 mVpp och en samplingshastighet på 800 MHz. Trots att utvecklingen skedde på schematisk nivå med ideala switchar och Verilog-A-logik uppvisar designen betydande potential för höghastighets- och höglinearitetsapplikationer, och drar nytta av energieffek- tiviteten hos SAR-ADC-stagen.