Change search
CiteExportLink to record
Permanent link

Direct link
Cite
Citation style
  • apa
  • ieee
  • modern-language-association-8th-edition
  • vancouver
  • Other style
More styles
Language
  • de-DE
  • en-GB
  • en-US
  • fi-FI
  • nn-NO
  • nn-NB
  • sv-SE
  • Other locale
More languages
Output format
  • html
  • text
  • asciidoc
  • rtf
High-Speed Communication Scheme in OSI Layer 2 Research and Implementation
KTH, School of Electrical Engineering and Computer Science (EECS).
2019 (English)Independent thesis Advanced level (degree of Master (Two Years)), 20 credits / 30 HE creditsStudent thesis
Abstract [en]

This thesis is part of a project at Bombardier’s Object Controller System. This system acts as a communication interface for several sub-systems that control the railway traffic. Therefore, part of the safety and availability of railway transportation is dependent on the performance and reliability of this system especially the digital communication system that handles the board-to-board communication. Thus, Bombardier has implemented new high-speed LVDS channels to use instead of the implemented RS-485 channels to improve the board-to-board communication performance in the Object Controller System but they lack a transceiver. This thesis work explores possible transceiver solutions that achieve Bombardier requirements. Reusability is very important for Bombardier for safety compliance and certification. Therefore, the investigation was carried out by looking into what is currently implemented and then was carried on by looking into transceivers that used in highspeed communication and check their suitability and compliance for the FPGA and the requirements. This exploration results in three experiments for different transceiver architecture. The first experiment exploits the currently implemented transceiver architecture and it is not suitable for high-speed data rate due to a limitation in the buffer. The second experiment overcomes the buffer limitation by using a clock domain crossing buffer and results in a 100-time faster system. The third experiment aimed to achieve a higher data rate by using a clock and data recovery transceiver and results in a promising solution but needs some enhancements. For testing, a verification methodology following the one-way stress test architecture has been developed using VHDL for simulation and for in-chip testing and the results were verified using ChipScope logic analyzer from Xilinx. In addition, a thermal test for the solution from the second experiment has been performed.

Abstract [sv]

Denna avhandling är en del av ett projekt på Bombardiers Object Controller System. Detta system fungerar som ett kommunikationsgränssnitt för flera delsystem som styr järnvägstrafiken. Därför är en del av säkerheten och tillgängligheten av järnvägstransporten beroende av systemets prestanda och tillförlitlighet, särskilt det digitala kommunikationssystemet som hanterar kommunikationen ombord. Bombardier har sålunda implementerat nya höghastighets LVDS-kanaler för att använda istället för de implementerade RS-485-kanalerna för att förbättra kommunikationsprestandan ombord i objektkontrollen, men de saknar en transceiver. Denna avhandling arbetar med att undersöka möjliga transceiverlösningar som uppnår Bombardier-krav. Återanvändbarhet är mycket viktigt för Bombardier för säkerhetsöverensstämmelse och certifiering. Undersökningen genomfördes därför genom att undersöka vad som för närvarande implementeras och sedan genomföras genom att titta på transceivers som används i höghastighetskommunikation och kontrollera deras lämplighet och överensstämmelse för FPGA och kraven. Denna undersökning resulterar i tre experiment för olika transceiverarkitektur. Det första experimentet utnyttjar den nuvarande implementerade transceiverarkitekturen. Den är inte lämplig för höghastighetsdatakommunikation på grund av en begränsning i bufferten. Det andra experimentet övervinns buffertbegränsningen genom att använda en klockdomänöverföringsbuffert vilket resulterar i ett 100-timmars snabbare system. Det tredje experimentet syftade till att uppnå en högre datahastighet genom att använda en klockoch dataåterställningstransceiver vilket resulterar i en lovande lösning men behöver vissa förbättringar. För testning har en verifieringsmetod som följer envägsstresstestarkitekturen utvecklats med hjälp av VHDL för simulering och för inchip-testning. Resultaten verifierades med hjälp av ChipScope logic analyzer från Xilinx. Dessutom har ett termiskt test för lösningen från det andra experimentet utförts.

Place, publisher, year, edition, pages
2019. , p. 72
Series
TRITA-EECS-EX ; 2019:171
Keywords [en]
FPGA; CDR; High-Speed Serial Communication; BER; CDC; UART
National Category
Computer and Information Sciences
Identifiers
URN: urn:nbn:se:kth:diva-254398OAI: oai:DiVA.org:kth-254398DiVA, id: diva2:1331764
Examiners
Available from: 2019-06-27 Created: 2019-06-27 Last updated: 2019-06-27Bibliographically approved

Open Access in DiVA

fulltext(4909 kB)22 downloads
File information
File name FULLTEXT01.pdfFile size 4909 kBChecksum SHA-512
424d4a193a7ec49c5db8173be41fd3079d2d087ffc0d2b998f06c5043d6d51a15ade79f2cecaa66a1c7473f3e950623fa96db0ac87455edfbe2c167137c73386
Type fulltextMimetype application/pdf

By organisation
School of Electrical Engineering and Computer Science (EECS)
Computer and Information Sciences

Search outside of DiVA

GoogleGoogle Scholar
Total: 22 downloads
The number of downloads is the sum of all downloads of full texts. It may include eg previous versions that are now no longer available

urn-nbn

Altmetric score

urn-nbn
Total: 42 hits
CiteExportLink to record
Permanent link

Direct link
Cite
Citation style
  • apa
  • ieee
  • modern-language-association-8th-edition
  • vancouver
  • Other style
More styles
Language
  • de-DE
  • en-GB
  • en-US
  • fi-FI
  • nn-NO
  • nn-NB
  • sv-SE
  • Other locale
More languages
Output format
  • html
  • text
  • asciidoc
  • rtf